原理圖和hdl(hardware description language，硬件描述語言)是兩種最常用的數(shù)字硬件電路描述方法，其中hdl設(shè)計法具有更好的可移植性、通用性和模塊劃分與重用性的特點，在目前的工程設(shè)計中被廣泛使用，下面對fpga設(shè)計熟悉電路時的開發(fā)流程是基于hdl的。
圖 fpga的開發(fā)流程
1) 系統(tǒng)功能設(shè)計
在系統(tǒng)設(shè)計之前，首先要進行的是方案論證、系統(tǒng)設(shè)計和fpga芯片選擇等準備工作。系統(tǒng)工程師根據(jù)任務(wù)要求，如系統(tǒng)的指標和復雜度，對工作速度和芯片本身的各種資源、成本等方面進行權(quán)衡，選擇合理的設(shè)計方案和合適的器件類型。一般都采用自頂向下的設(shè)計方法，把系統(tǒng)分成若干個基本單元，然后再把每個基本單元劃分為下一層次的基本單元，一直這樣做下去，直到可以直接使用eda元件庫為止。
2) rtl級hdl設(shè)計
rtl級(register transfer level，寄存器傳輸級)指不關(guān)注寄存器和組合邏輯的細節(jié)(如使用了多少個邏輯門、邏輯門的連接拓撲結(jié)構(gòu)等)，通過描述數(shù)據(jù)在寄存器之間的流動和如何處理、控制這些數(shù)據(jù)流動的模型的hdl設(shè)計方法。rtl級比門級更抽象，同時也更簡單和高效。rtl級的最大特點是可以直接用綜合工具將其綜合成為門級網(wǎng)表，其中rtl級設(shè)計直接決定著系統(tǒng)的功能和效率。
3) rtl級仿真
也稱為功能(行為)仿真，或是綜合前仿真，是在編譯之前對用戶所設(shè)計的電路進行邏輯功能驗證，此時的仿真沒有延遲信息，僅對初步的功能進行檢測。仿真前，要先利用波形編輯器和hdl等建立波形文件和測試向量(即將所關(guān)心的輸入信號組合成序列)，仿真結(jié)果將會生成報告文件和輸出信號波形，從中便可以觀察各個節(jié)點信號的變化。如果發(fā)現(xiàn)錯誤，則返回設(shè)計修改邏輯設(shè)計。常用的工具有model tech公司的modelsim、sysnopsys公司的vcs和cadence公司的nc-verilog以及nc-vhdl等軟件。雖然功能仿真不是fpga開發(fā)過程中的必需步驟，但卻是系統(tǒng)設(shè)計中最關(guān)鍵的一步。
為了提高功能仿真的效率，需要建立測試平臺testbench，其測試激勵一般使用行為級hdl語言描述，其中rtl級模塊是可綜合的，它是行為級模塊的一個子集合。
4) 綜合
所謂綜合就是將較高級抽象層次的描述轉(zhuǎn)化成較低層次的描述。綜合優(yōu)化根據(jù)目標與要求優(yōu)化所生成的邏輯連接，使層次設(shè)計平面化，供fpga布局布線軟件進行實現(xiàn)。就目前的層次來看，綜合優(yōu)化(synthesis)是指將設(shè)計輸入編譯成由與門、或門、非門、ram、觸發(fā)器等基本邏輯單元組成的邏輯連接網(wǎng)表，而并非真實的門級電路。真實具體的門級電路需要利用fpga制造商的布局布線功能，根據(jù)綜合后生成的標準門級結(jié)構(gòu)網(wǎng)表來產(chǎn)生。為了能轉(zhuǎn)換成標準的門級結(jié)構(gòu)網(wǎng)表，hdl程序的編寫必須符合特定綜合器所要求的風格。由于門級結(jié)構(gòu)、rtl級的hdl程序的綜合是很成熟的技術(shù)，所有的綜合器都可以支持到這一級別的綜合。常用的綜合工具有synplicity公司的synplify/synplify pro軟件以及各個fpga廠家自己推出的綜合開發(fā)工具。
5) 門級仿真
也稱為綜合后仿真，綜合后仿真檢查綜合結(jié)果是否和原設(shè)計一致。在仿真時，把綜合生成的標準延時文件反標注到綜合仿真模型中去，可估計門延時帶來的影響。但這一步驟不能估計線延時，因此和布線后的實際情況還有一定的差距，并不十分準確。目前的綜合工具較為成熟，對于一般的設(shè)計可以省略這一步，但如果在布局布線后發(fā)現(xiàn)電路結(jié)構(gòu)和設(shè)計意圖不符，則需要回溯到綜合后仿真來確認問題之所在。在功能仿真中介紹的軟件工具一般都支持綜合后仿真。
6) 布局布線
實現(xiàn)是將綜合生成的邏輯網(wǎng)表配置到具體的fpga芯片上，將工程的邏輯和時序與器件的可用資源匹配。布局布線是其中最重要的過程，布局將邏輯網(wǎng)表中的硬件原語和底層單元合理地配置到芯片內(nèi)部的固有硬件結(jié)構(gòu)上，并且往往需要在速度最優(yōu)和面積最優(yōu)之間作出選擇。布線根據(jù)布局的拓撲結(jié)構(gòu)，利用芯片內(nèi)部的各種連線資源，合理正確地連接各個元件。也可以簡單地將布局布線理解為對fpga內(nèi)部查找表和寄存器資源的合理配置，布局可以被理解挑選可實現(xiàn)設(shè)計網(wǎng)表的最優(yōu)的資源組合，而布線就是將這些查找表和寄存器資源以最優(yōu)方式連接起來。
目前，fpga的結(jié)構(gòu)非常復雜，特別是在有時序約束條件時，需要利用時序驅(qū)動的引擎進行布局布線。布線結(jié)束后，軟件工具會自動生成報告，提供有關(guān)設(shè)計中各部分資源的使用情況。由于只有fpga芯片生產(chǎn)商對芯片結(jié)構(gòu)最為了解，所以布局布線必須選擇芯片開發(fā)商提供的工具。
7) 時序仿真
是指將布局布線的延時信息反標注到設(shè)計網(wǎng)表中來檢測有無時序違規(guī)(即不滿足時序約束條件或器件固有的時序規(guī)則，如建立時間、保持時間等)現(xiàn)象。時序仿真包含的延遲信息最全，也最精確，能較好地反映芯片的實際工作情況。由于不同芯片的內(nèi)部延時不一樣，不同的布局布線方案也給延時帶來不同的影響。因此在布局布線后，通過對系統(tǒng)和各個模塊進行時序仿真，分析其時序關(guān)系，估計系統(tǒng)性能，以及檢查和消除競爭冒險是非常有必要的。
8) fpga板級調(diào)試
通過編程器將布局布線后的配置文件下載至fpga中，對其硬件進行編程。配置文件一般為.pof或.sof文件格式，下載的方式包括as(主動)、ps(被動)、jtag(邊界掃描)等方式。
邏輯分析儀(logic analyzer，la)是fpga設(shè)計的主要調(diào)試工具，但需要引出大量的測試管腳，且la價格昂貴。目前，主流的fpga芯片生產(chǎn)商都提供了內(nèi)嵌的在線邏輯分析儀(如xilinx ise中的chipscope、altera quartusii中的signaltapii以及signalprob)來解決上述矛盾，它們只需要占用芯片少量的邏輯資源，具有很高的實用價值。