作為一個(gè)電子設(shè)計(jì)制作者與愛(ài)好者在設(shè)計(jì)帶微處理器的電子產(chǎn)品時(shí)，如何提高系統(tǒng)的抗干擾能力和電磁兼容性是設(shè)計(jì)者必需考濾的一個(gè)問(wèn)題。本人就自己在電子設(shè)計(jì)制作過(guò)程中積累的一點(diǎn)經(jīng)驗(yàn)供大家參考。
一、減小來(lái)自電源的噪聲
電源在向系統(tǒng)提供能源的同時(shí)，也將其噪聲加到所供電的電源上。電路中微控制器的復(fù)位線(xiàn)，中斷線(xiàn)，以及其它一些控制線(xiàn)最容易受外界噪聲的干擾。
電網(wǎng)上的強(qiáng)干擾通過(guò)電源進(jìn)入電路。即使電池供電的系統(tǒng)，電池本身也有高頻噪聲。模擬電路中的模擬信號(hào)更經(jīng)受不住來(lái)自電源的干擾。因此設(shè)計(jì)電源時(shí)要采取一定的抗干擾措施：（如輸入電源與強(qiáng)電設(shè)備動(dòng)力線(xiàn)分開(kāi)；采用隔離變壓器；采用低通濾波器；采用獨(dú)立功能塊單獨(dú)供電等）。
二、減小信號(hào)傳輸中的畸變
微控制器主要采用高速cmos技術(shù)制造。信號(hào)輸入端靜態(tài)輸入電流在1 ma左右，輸入電容10pf左右，輸入阻抗相當(dāng)高。高速cmos電路的輸出端都有相當(dāng)?shù)膸лd能力，即相當(dāng)大的輸出值，將一個(gè)門(mén)的輸出端通過(guò)一段很長(zhǎng)線(xiàn)引到輸入阻抗相當(dāng)高的輸入端，反射問(wèn)題就很?chē)?yán)重。它會(huì)引起信號(hào)畸變，增加系統(tǒng)噪聲。當(dāng)tpd>tr時(shí)，就成了一個(gè)傳輸線(xiàn)問(wèn)題，必須考慮信號(hào)反射、阻抗匹配等問(wèn)題。
信號(hào)在印制板上的延遲時(shí)間與引線(xiàn)的特性阻抗有關(guān)，即與印制線(xiàn)路板材料的介電常數(shù)有關(guān)?？梢源致缘卣J(rèn)為，信號(hào)在印制板引線(xiàn)的傳輸速度，約為光速的1／3到1／2之間。微控制器構(gòu)成的系統(tǒng)中常用邏輯電子元件的tr（標(biāo)準(zhǔn)延遲時(shí)間）為3到18ns之間。
在印制線(xiàn)路板上，信號(hào)通過(guò)一個(gè)7w的電阻和一段25cm長(zhǎng)的引線(xiàn)，線(xiàn)上延遲時(shí)間大致在4～20ns之間。也就是說(shuō)，信號(hào)在印刷線(xiàn)路上的引線(xiàn)越短越好，最長(zhǎng)不宜超過(guò)25cm。而且過(guò)孔數(shù)目也應(yīng)盡量少，最好不多于2個(gè)。
當(dāng)信號(hào)的上升時(shí)間快于信號(hào)延遲時(shí)間，就要按照快電子學(xué)處理。此時(shí)要考慮傳輸線(xiàn)的阻抗匹配，對(duì)于一塊印刷線(xiàn)路板上的集成塊之間的信號(hào)傳輸，要避免出現(xiàn)td>trd的情況，印刷線(xiàn)路板越大系統(tǒng)的速度就越不能太快。
用以下結(jié)論歸納印刷線(xiàn)路板設(shè)計(jì)的一個(gè)規(guī)則：信號(hào)在印刷板上傳輸，其延遲時(shí)間不應(yīng)大于所用器件的標(biāo)稱(chēng)延遲時(shí)間。