脈異步時序電路的設計步驟基本上與同步時序電路的設計步驟一樣。但須特別考慮：
⑴ 輸入信號 x 及觸發(fā)器的時鐘信號 clk 取值為:
0—無脈沖 1—有脈沖
⑵ 采用簡化的狀態(tài)表和狀態(tài)圖。
⑶ 在確定控制函數(shù)時，不僅要確定各觸發(fā)器的控制輸入信號，而且還需確定各觸發(fā)器的時鐘信號。
?時鐘信號 clk 應是現(xiàn)態(tài) qn及輸入 x 的函數(shù).
?各觸發(fā)器的輸入控制信號 x應盡量使其僅為現(xiàn)態(tài)qn 的函數(shù)，
這樣使其具有保證電路正常工作所需的建立和保持時間。
⑷ 狀態(tài)不變時，令 clk = 0，這樣觸發(fā)器的數(shù)據(jù)端變量就可認為是無關最小項d ，這有利于函數(shù)的化簡
例1 用d觸發(fā)器設計一個“x1 – x1 – x2 ”序列檢測器。
⑴ 建立原始狀態(tài)圖和狀態(tài)表如圖1所示。
圖1 狀態(tài)圖
表
例1 狀態(tài)表
yn+1/z x y
x1
x2
a
b/0
a/0
b
c/0
a/0
c
c/0
d/1
d
b/0
d/0
⑵ 狀態(tài)化簡
從原始狀態(tài)表中可明顯看到a、d等效， ad合并后可得到最小化狀態(tài)表。
yn+1/z y
x1
x2
a
b/0
a/0
b
c/0
a/0
c
c/0
a/1
⑶ 狀態(tài)分配
yn+1/z y
x1
x2
00
01/0
00/0
01
11/0
00/0
11
11/0
00/1
⑷ 確定控制函數(shù)及輸出函數(shù)
① 作出 clk1、d1 、 clk2、d2 的卡諾圖.
y1n+1 y2n+1 /z y1y2
x1
x2
00
01/0
00/0
01
11/0
00/0
11
11/0
00/1
10
dd/d
dd/d
在y1y2 = 10 時，若 x2 = 1時, 有一個錯誤的輸出 1
因此修改輸出函數(shù)表達式：
z = x2y1y2
(5)畫出電路圖
圖2 例1的電路圖